Scheda insegnamento (lingua italiana)

Stampato il 17.05.2024 ore 10:47

Insegnamento

Reti logiche
Introduction to Logic Design

mutua da Reti logiche

Corso di Laurea

Corso di Laurea Specialistica in Ingegneria Gestionale
Second Level Degree in Management Engineering

Corso di Laurea in Ingegneria Elettronica

Anno

1

Periodo didattico

1

Crediti

6

Docente:   Tiziano Villa Anno accademico:   2002/2003

Obiettivi formativi specifici: Propedeuticità obbligatorie: Competenze acquisite (max. 500 caratteri per riga):
Lezioni ed esercitazioni Ore
Argomenti Contenuti specifici  
Introduzione al progetto digitale moderno  Rappresentazioni del progetto. Flusso progettuale. Prototipizzazione rapida. Logica combinatoria e logica sequenziale. 4
Algebra di Boole  Definizioni e teoremi principali (es., dualita' e leggi di De Morgan). Rappresentazioni di un circuito logico (logica a interruttori, tabelle di verita', forme algebriche a due e a piu' livelli, reti di porte logiche, macromodelli logici, forme d'onda). Semplificazione di espressioni algebriche con le regole di riscrittura. Somme di prodotti e prodotti di somme e loro forme canoniche. Logica positiva e negativa. 6
Minimizzazione a due e a piu' livelli  Funzioni non completamente specificate e loro rappresentazione con ipercubi. Implicanti, implicanti primi, implicanti primi essenziali. Minimizzazione euristica con mappe di Karnaugh. Algoritmo ricorsivo per il calcolo di tutti gl'implicanti primi. Minimizzazione esatta con il metodo di Quine-McCluskey. Conversione di circuiti AND/OR e OR/AND in circuiti NAND/NAND e NOR/NOR. Sintesi con porte AND/OR/invertitore e OR/AND/invertitore. Cenni sulla sintesi logica multi-livello. Forme fattorizzate e divisione logica. 6
Il ritardo nei circuiti combinatori  Modelli e calcolo del ritardo in circuiti combinatori. Circuiti generatori d'impulsi. Impulsi spurii, alee statiche e dinamiche. Rilevamento ed eliminazione delle alee statiche in reti a due livelli. 2
Reti combinatorie complesse  Logica a commutatori (porte trasmissive CMOS). Selettori (MUX) e deselettori (DEMUX). Selettori e deselettori/decodificatori come elementi logici universali. Porte a collettore aperto e a 3 stati. 2
Logica programmabile e memorie  Dispositivi programmabili a due livelli (PAL e PLA). Memorie a sola lettura (ROM) 2
Circuiti aritmetici  Sistemi numerici in binario: rappresentazione di numeri negativi, addizione e sottrazione, condizioni di trabocco. Reti logiche per l'addizione binaria: sommatore semplice, a propagazione di riporto, ad anticipo di riporto, a selezione di riporto. Rappresentazione numerica BCD e sommatore BCD. Unita' aritmetico-logica. Moltiplicatori combinatori. 4
Reti sequenziali  Circuiti con retroazione. Elemento di memoria di tipo SR. Problema degl'ingressi proibiti 11 e condizioni di corsa critica. Elemento SR (con orologio) sensibile al livello. Elemento di memoria di tipo JK e problema dell'instabilita' dello stato sotto gl'ingressi 11. Elemento di memoria di tipo master-slave e problema della memorizzazione di spifferi spurii. Elementi di memoria attivi sul fronte d'onda (es., bistabile di tipo D). Trasformazioni tra bistabili. 6
Il ritardo nei circuiti sequenziali  Modelli e calcolo del ritardo in circuiti sequenziali. Tempo di definizione e mantenimento del segnale (setup/hold), tempo di propagazione, ciclo di lavoro dell'orologio. Corse di segnali in una cascata di elementi di memoria. Orologio di ampiezza ristretta e orologio a piu' fasi. Vincoli sui percorsi piu' veloci e piu' lenti di un circuito. Distorsioni dell'orologio. Determinazione della frequenza massima d'orologio. Metodologie di temporizzazione. 2
Reti sequenziali complesse  Registri di memoria e registri a scorrimento. Contatori. Memorie ad accesso casuale (RAM). 2
Macchine a stati finiti  Nozione di macchina a stati finiti. La tempistica di una macchina a stati finiti. Rappresentazioni grafiche (grafo delle transizioni e ASM) e testuali (tavola delle transizioni e linguaggi HDL). Macchine di Mealy e di Moore. Minimizzazione degli stati di macchine completamente specificate. 3
Progetto di sistemi sequenziali  Analisi dei sistemi sequenziali. Dalla specifica in linguaggio naturale di una macchina a stati finiti al suo grafo delle transizioni. Sintesi di sistemi sequenziali dal grafo delle transizioni alla rete logica (porte e bistabili). Deprogettazione di una rete logica (porte e bistabili) per ottenere il grafo delle transizioni della macchina a stati finiti corrispondente. 4
 Totale ore lezioni ed esercitazioni 43 
 di cui di esercitazione  
Ulteriori attività di didattica assistita
Ore
  Laboratorio  
  Seminari e/o testimonianze  
  Corsi integrativi  
  Visite guidate  
 Illustrazione progetto d'esame  1
 Totale ore dedicate ad altre attività di didattica assistita 1 
 Totale ore complessive
44 

Modalità d'esame: Prova scritta

Testi consigliati: Ulteriore materiale didattico o informazioni reperibili al sito http:// www.parades.rm.cnr.it/~villa/didattica/reti_log/rl_aut02.html


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